一种csmc0.5umcmos工艺的高速双迟滞比较器的设计(附件)【字数：9503】
指导教师 王信翔 赵俊霞 摘 要电子信息技术随着时代的进步，以开环高增益放大器为基石的比较器被普遍应用于电子系统中。本文中设计的高速双迟滞比较器采用一对由和两个P管组成的差分输入模块来输入差分信号，两组电流镜来实现电路的迟滞功能，由和及和构成，最后由一对和组成的电流镜输出一个上拉电平和输出的一个下拉电平共同作用输出信号。该高速双滞后比较器可以完成差分到单级转换，同时提供驱动能力。最后基于CSMC 0.5um 的CMOS工艺采用Cadence进行设计和仿真高速双迟滞比较器，各项指标均符合设计要求。
目 录
第一章 绪论 1
1.1比较器的地位及应用 1
1.2国内外当前研究现状 1
1.3本论文的组织结构 2
第二章 常用比较器电路结构及特点 3
2.1比较器电路的系统结构和主要性能参数 3
2.2几种比较器电路结构及其特点 5
2.2.1开环比较器 5
2.2.2离散时间比较器 5
2.2.3高速比较器 6
2.2.4迟滞比较器 6
第三章 高速双迟滞比较器的设计 10
3.1差分输入模块 10
3.2基本电流镜模块 12
3.3迟滞比较器 14
3.3.1单边迟滞比较器的基本原理 15
3.3.2双边迟滞比较器的基本原理 15
第四章 高速迟滞比较器的仿真 17
4.1仿真环境的介绍 17
4.2仿真环境的设置 17
4.3高速迟滞比较器的仿真波形图 20
4.4输入条件的变化对电路的影响 20
4.5工艺范围变化的影响 21
第五章 版图设计 23
5.1版图设计的一般原则 23
5.2工艺简介和版图设计规则 23
5.3版图设计 24
结束语 27
致 谢 28
参考文献 29
附录 30
附录A 双边迟滞比较器的电 *好棒文|www.hbsrm.com +Q: ^351916072#
路总图 30
附录B 电路仿真波形图 31
附录C 高速双迟滞比较器仿真总表 32
附录D 迟滞比较器的版图 33
第一章 绪论
1.1比较器的地位及应用
伴随着集成电路技术在不断进步，电路的特征尺寸逐年变小。数字集成电路几乎可以同时达到低功耗和高速，用于处理模拟信号的数字系统广泛应用于许多领域。数字电子计算机所解决和传输的都是不间断的数字信号，而连续的模拟信号量才是实际中常常面对的[1]。模拟量只可以由传感器转换为电信号，再经过模/数（A/D）转换变成数字信号才能。模拟信号只能通过传感器转换为电信号，然后通过模拟/数字(A / D)转换为数字信号，输入到数字系统中并进行相应的处理和控制。因此，A/D转换器是模拟信号通向数字信号的核心步骤，将模拟电量转换成数字量输出，也是电子技术发展难点和瓶颈。
A / D转换器的所有核心模块由比较器组成，其速度，功耗和噪声是比较器的关键性能。在超高速A/D转换器中，整个设计的要点在于怎么设计高精度并且超高速的比较器。开环比较器，开关电容比较器，再生锁存比较器和预放大器再生锁存比较器是CMOS高速比较器的四个主要组成部件。本文的目标是设计一种高速双滞后比较器电路。
这篇论文主要研究模数转换器中比较器发挥的作用。以下是几种常见的比较器：flash ADC(快闪式模数转换器或并行模数转换器)，Pipelined ADC(流水线式模数转换器)，SAR ADC(逐次逼近模数转换器)。
1.2国内外当前研究现状
几乎所有模数转换器的核心都是比较器。我们可以改变比较器的性能，如速度，功耗，噪声等因素来控制转换器的速度，精度和功耗。从国内外模数转换器发展的趋势来看，比较器在朝着低功耗，更低的传输延迟全面发展方向研究。从国内外模拟数字转换器的发展趋势来看，比较器处于低功耗，低传输延迟的方向发展。比较器结构由完全差分，可再生，多级放大级联组成。通过将一个缓冲放大器设置在比较器前端，以此尽可能小减小噪声影响。选用较小的采样电容可以消除失调误差并提高电路带宽，此时，采样电容应连接到栅电极，上板连接到驱动源。 使用瞬时短路可以在高速应用中快速恢复比较器[2]。
CMOS工艺已从深亚微米逐步向纳米水平发展，数字IC的性能水平已经大大提高。然而，模拟IC却成为系统设计的瓶颈。自2001年以来，国际固态电路大会（ISSCC）报道，CMOS模拟IC的设计制造取得突破，模拟IC的设计制造技术不断发展，有两个明显的趋势：
1．标准产品快速向高性能发展；
2．单功能模拟IC向嵌入式系统集成(SOC)发展，即在模拟IC系统中嵌入数字电路，或在数字系统中嵌入模拟电路。
因此，为了保证高性能，高性能模拟子模块电路的设计已成为集成电路设计优化的方向。
1.3本论文的组织结构
本论文的研究目的是采用CSMC 0.5μm CMOS工艺，电源电压5V，设计一种高速双迟滞比较器的提出与应用，因此本论文主要讨论比较器的速度。论文的章节安排如下：
第一章总结了高速集成电路设计的背景和意义。 然后分析比较国内外高速比较器的研究现状，最后阐明了本论文的设计条件及目的。
第二章介绍比较器的基本理论和基本电路结构，分析了比较器的概念和特点，并分析了基本比较器电路结构的理论依据。
第三章绍了比较器的整体结构并阐明高速比较器的设计过程。
第四章模拟了Cadence中的性能参数，并对仿真结果进行了讨论。
第五章展示了本论文比较器的版图设计、测试结果仿真。讨论版图的设计思想和注意事项。
目 录
第一章 绪论 1
1.1比较器的地位及应用 1
1.2国内外当前研究现状 1
1.3本论文的组织结构 2
第二章 常用比较器电路结构及特点 3
2.1比较器电路的系统结构和主要性能参数 3
2.2几种比较器电路结构及其特点 5
2.2.1开环比较器 5
2.2.2离散时间比较器 5
2.2.3高速比较器 6
2.2.4迟滞比较器 6
第三章 高速双迟滞比较器的设计 10
3.1差分输入模块 10
3.2基本电流镜模块 12
3.3迟滞比较器 14
3.3.1单边迟滞比较器的基本原理 15
3.3.2双边迟滞比较器的基本原理 15
第四章 高速迟滞比较器的仿真 17
4.1仿真环境的介绍 17
4.2仿真环境的设置 17
4.3高速迟滞比较器的仿真波形图 20
4.4输入条件的变化对电路的影响 20
4.5工艺范围变化的影响 21
第五章 版图设计 23
5.1版图设计的一般原则 23
5.2工艺简介和版图设计规则 23
5.3版图设计 24
结束语 27
致 谢 28
参考文献 29
附录 30
附录A 双边迟滞比较器的电 *好棒文|www.hbsrm.com +Q: ^351916072#
路总图 30
附录B 电路仿真波形图 31
附录C 高速双迟滞比较器仿真总表 32
附录D 迟滞比较器的版图 33
第一章 绪论
1.1比较器的地位及应用
伴随着集成电路技术在不断进步，电路的特征尺寸逐年变小。数字集成电路几乎可以同时达到低功耗和高速，用于处理模拟信号的数字系统广泛应用于许多领域。数字电子计算机所解决和传输的都是不间断的数字信号，而连续的模拟信号量才是实际中常常面对的[1]。模拟量只可以由传感器转换为电信号，再经过模/数（A/D）转换变成数字信号才能。模拟信号只能通过传感器转换为电信号，然后通过模拟/数字(A / D)转换为数字信号，输入到数字系统中并进行相应的处理和控制。因此，A/D转换器是模拟信号通向数字信号的核心步骤，将模拟电量转换成数字量输出，也是电子技术发展难点和瓶颈。
A / D转换器的所有核心模块由比较器组成，其速度，功耗和噪声是比较器的关键性能。在超高速A/D转换器中，整个设计的要点在于怎么设计高精度并且超高速的比较器。开环比较器，开关电容比较器，再生锁存比较器和预放大器再生锁存比较器是CMOS高速比较器的四个主要组成部件。本文的目标是设计一种高速双滞后比较器电路。
这篇论文主要研究模数转换器中比较器发挥的作用。以下是几种常见的比较器：flash ADC(快闪式模数转换器或并行模数转换器)，Pipelined ADC(流水线式模数转换器)，SAR ADC(逐次逼近模数转换器)。
1.2国内外当前研究现状
几乎所有模数转换器的核心都是比较器。我们可以改变比较器的性能，如速度，功耗，噪声等因素来控制转换器的速度，精度和功耗。从国内外模数转换器发展的趋势来看，比较器在朝着低功耗，更低的传输延迟全面发展方向研究。从国内外模拟数字转换器的发展趋势来看，比较器处于低功耗，低传输延迟的方向发展。比较器结构由完全差分，可再生，多级放大级联组成。通过将一个缓冲放大器设置在比较器前端，以此尽可能小减小噪声影响。选用较小的采样电容可以消除失调误差并提高电路带宽，此时，采样电容应连接到栅电极，上板连接到驱动源。 使用瞬时短路可以在高速应用中快速恢复比较器[2]。
CMOS工艺已从深亚微米逐步向纳米水平发展，数字IC的性能水平已经大大提高。然而，模拟IC却成为系统设计的瓶颈。自2001年以来，国际固态电路大会（ISSCC）报道，CMOS模拟IC的设计制造取得突破，模拟IC的设计制造技术不断发展，有两个明显的趋势：
1．标准产品快速向高性能发展；
2．单功能模拟IC向嵌入式系统集成(SOC)发展，即在模拟IC系统中嵌入数字电路，或在数字系统中嵌入模拟电路。
因此，为了保证高性能，高性能模拟子模块电路的设计已成为集成电路设计优化的方向。
1.3本论文的组织结构
本论文的研究目的是采用CSMC 0.5μm CMOS工艺，电源电压5V，设计一种高速双迟滞比较器的提出与应用，因此本论文主要讨论比较器的速度。论文的章节安排如下：
第一章总结了高速集成电路设计的背景和意义。 然后分析比较国内外高速比较器的研究现状，最后阐明了本论文的设计条件及目的。
第二章介绍比较器的基本理论和基本电路结构，分析了比较器的概念和特点，并分析了基本比较器电路结构的理论依据。
第三章绍了比较器的整体结构并阐明高速比较器的设计过程。
第四章模拟了Cadence中的性能参数，并对仿真结果进行了讨论。
第五章展示了本论文比较器的版图设计、测试结果仿真。讨论版图的设计思想和注意事项。
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